2nm出問題了，三星遭遇重大挫折

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由於 2nm 產量持續存在問題，三星電子決定從泰勒工廠撤出人員，這標誌着其先進代工業務遭遇重大挫折。此前，量產時間表一再推遲，目前已從 2024 年底推遲到 2026 年。

泰勒工廠最初被設想爲 4nm 以下先進工藝的量產中心，其戰略位置靠近主要科技公司，可確保美國客戶。然而，儘管工藝開發速度很快，但三星在 2nm 產量方面仍面臨挑戰，導致其性能較低，量產能力也不足，與主要競爭對手臺積電相比。

目前三星的晶圓代工良率低於 50%，尤其是 3nm 以下工藝，而臺積電的先進工藝良率約爲 60-70%。這一良率差距使兩家公司的市場份額差距擴大到 50.8 個百分點，臺積電在第二季度佔據全球晶圓代工市場的 62.3%，而三星僅佔 11.5%。

一位業內人士評論說，“三星的GAA良率約爲10-20％，這對於訂單和量產來說都不夠。”如此低的良率迫使三星重新考慮其戰略，並從泰勒工廠撤出人員，只留下最少的員工。

三星電子此前已簽署初步協議，將獲得美國《芯片法案》高達 9 萬億韓元的補貼。但該法案要求工廠必須投產才能獲得補貼，目前協議遭遇挫折，面臨風險。

李在鎔董事長曾親自拜訪ASML、蔡司等主要設備供應商，試圖尋找工藝和良率提升的突破口，但並未取得重大成果，人員調動至泰勒廠的時間也尚不明朗。

專家建議三星需要從根本上加強競爭力。一位半導體教授指出：“三星內部官僚主義盛行、決策緩慢、薪酬低是晶圓代工競爭力下降的主要原因。與20-30年前相比，投資時機的推遲也表明管理層沒有充分認識到當前的現實，需要對管理系統進行根本性的改革。”

三星先進代工業務的現狀凸顯了該公司在縮小與臺積電的差距方面面臨的挑戰。隨着全球半導體市場的不斷髮展，三星解決這些問題的能力對於其未來的競爭力和市場地位至關重要。

三星新 2 納米將使芯片尺寸縮小 17%

三星電子公司晶圓代工業務早前表示，一種被稱爲內部供電網絡（BSPDN）的新型下一代芯片製造技術使2納米芯片的尺寸比傳統的外部供電技術縮小了17%。總裁兼晶圓代工PDK開發團隊李成宰表示，

三星分區2027年開始申請BSPDN用於2個納米工藝的量產，與採用接入接入網絡的芯片相比，BSPDN的性能和能效分別提高了8%和15

他在西門子 EDA 論壇 2024 的主旨演講中介紹了 BSPDN 的技術優勢。這是三星晶圓代工業務首次在公開場合詳細介紹其 BSPDN 技術概述。BSPDN被

稱爲下一代芯片代工技術。此舉將把電源軌安置在半導體晶圓的背面，以消除電源與信號線之間的阻礙，從而實現更小的芯片尺寸。

代工芯片製造商正準備採用先進的芯片製造工藝。英特爾計劃在今年內採用英特爾20A工藝（即2個納米節點）生產採用BSPDN的芯片。將其BSPDN技術稱爲PowerVia。臺積電擁有全球62%的代工市場，該公司表示計劃在2026年底左右將BSPDN引入其1.6納米及以下工藝節點。

李還分享了三星於2022年首次公佈採用的下一代電感（GAA）技術所製造芯片的路線圖和性能。該公司計劃在今年下半年量產基於第二代GAA技術（SF3）的3納米。與第一代GAA工藝生產的芯片相比，SF3分別將芯片性能和功耗效率提高了30%和50%，同時將芯片尺寸提高了縮小了35%。

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